简化数据中心作为PCIe缓冲时间

硅实验室也引入了一个新的家庭的PCI Express(作为PCIe)Gen1/2/3分列缓冲区为数据中心设计的应用程序包括服务器、存储和开关。

专为当今领先的x86主板和服务器系统,新的Si5310x / 11 x / 019作为PCIe缓冲家庭扩大硅实验室的增长作为PCIe时机投资组合与业界最功耗小扇出缓冲区。

提供了一个广泛的选择输出计数选项,新作为PCIe缓冲区限定用于基于x86服务器/存储主板设计的98%。

多年来,数据中心设备制造商供应商作为PCIe Gen3基地有限缓冲区批准的x86处理器和芯片组供应商。

这些作为PCIe缓冲区传统基于耗电恒流输出技术,从而增加材料清单(BOM)计数要求四个外部终止每输出电阻,以及一个引用电阻器。

能耗和冷却成本已经成为数据中心设计的关键问题,开发人员越来越多地寻求组件,提供最大的能源效率,同时遵守严格的x86董事会规范。

硅实验室的Si5310x / 11 x / 019家庭提供功率较低的设备制造商,作为PCIe缓冲产品合格的符合标准的x86处理器和芯片组供应商和组织支持的一个杰出的技术支持。

超过90%的现有的主板设计基于恒流输出技术的使用作为PCIe缓冲区。为了解决这个现有的市场需求,硅实验室的新Si53019作为PCIe恒流缓冲区提供完全限定dropin兼容的解决方案与低30%功率比传统解决方案。

进一步减少权力、硅实验室的Si5310x和Si5311x设备使用一个创新的推挽式输出架构提供业界最低的电力作为PCIe缓冲区的家庭。

这些设备消耗的能量比恒流缓冲区,同时减少少60%所需数量的外部电阻/输出,大大减少外部组件数量和简化印刷电路板(PCB)设计。

例如,通过使用实验室的硅19-output Si53119推挽式缓冲代替传统的恒流装置,开发人员可以节省将近1瓦特的电力和消除39外部组件。

Si5310x和Si5311x推挽式输出设备系统设计也作为PCIe时机最佳解决方案使用新的基于arm的soc针对超大型主机事业服务器和存储市场。类似于基于x86的设计,基于arm的SoC平台服务器和存储市场作为PCIe作为主要使用系统数据总线和互连。

与系统级功率效率作为一个超大型主机事业架构的主要好处,新的Si5310x Si5311x推挽式输出设备是适合所有服务器和存储平台的设计,无论CPU体系结构。

除了功耗问题,数据中心设备制造商面临的挑战保持信号完整性开车时时钟板之间电缆60英寸的长度。

作为PCIe时钟的上升和下降时间降解并减缓在如此长的距离,从而减少抖动性能和增加系统丢包失败。

作为PCIe Gen3缓冲区设计驱动长时钟信号作为PCIe上升和下降时间痕迹的同时保持符合标准规范,防止过度抖动和丢包。

作为PCIe缓冲家庭包括6、8、12、15和19-output设备以及恒流和推拉缓冲区,使开发人员能够为每个应用程序定制最佳的解决方案。

设备销作为PCIe缓冲功能兼容替代传统,提高功率效率,为开发人员提供更好的替代方案,信号完整性和抖动性能。

“移动互联网流量和云计算推动需要更快,更高的性能数据中心设备需要高精度的时间作为PCIe标准和领先的解决方案支持x86规范,”James Wilson说,硅实验室的计时产品的营销总监。作为PCIe时机“我们扩大我们的投资组合,包括完全作为PCIe Gen3 x86-qualified分列缓冲,减少权力,数据中心设备的成本和复杂性。硅作为PCIe产品补充我们的新实验室的任何频率时钟生成器通过提供一个单片机时钟树解决任何服务器,交换机或存储设计。”