时钟抖动衰减器支持JESD204B串行接口

模拟设备引入了一种高性能时钟抖动衰减器旨在支持JESD204B串行接口标准连接高速数据转换器和现场可编程门阵列(fpga)操作在基站的设计。

JESD204B接口开发是专门为了解决高数据率系统设计需求,和3.2 - ghz HMC7044时钟抖动衰减器包含功能,支持和加强的独特功能,接口标准。

HMC7044交付50-fs抖动性能,提高了信噪比和动态范围的高速数据转换器,和设备包括14个低噪声和可配置的输出,与许多不同的组件接口上提供了很大的灵活性。HMC7044还提供广泛的时钟管理和分布特征,使设计师的基站建立一个完整的时钟设计与单一设备。

在基站的应用程序有许多连环JESD204B数据转换器渠道,需要他们的数据帧与FPGA。HMC7044时钟抖动衰减器简化JESD204B系统设计通过生成源同步可调样品和帧同步(SYSREF)数据转换器系统时钟。

设备特性两个锁相环(pll)和重叠,芯片上,压控振荡器(配装。第一个锁相环锁低噪声、本地时钟压控振荡器(VCXO)相对嘈杂的参考,而第二个锁相环繁殖VCO的VCXO信号频率添加了很少的噪音。蜂窝基础设施JESD204B时钟生成、无线基础设施、数据转换器时钟,微波基带卡和其他高速通讯应用程序,HMC7044的体系结构提供了优秀的性能和低相位噪声频率代和集成的抖动。

HMC7044时钟抖动衰减器关键特性

电平JESD204B支持

超低均方根抖动:50 fs(12千赫至20 MHz,典型的)

噪声地板:-162 dBc /赫兹在245.76 MHz

低相位噪声:< -142 dBc /赫兹在800千赫至983.04兆赫频率输出

14从PLL2设备差设备时钟

外部输入最多支持5 GHz VCO

车载优秀PSRR监管机构

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