Cache-coherent network-on-chip IP通过异构SoC设计

NetSpeed系统已经宣布释放双子座3.0 cache-coherent network-on-chip IP性能最大化的异构多核芯片系统(SoC)设计云计算、汽车、手机和物联网应用程序。

当今的许多应用程序构建人类理解和决策能力。应用,如高级驾驶员辅助系统(ADAS)为用户提供一个增广的物理经验,真实的环境和包括计算机生成的感官输入,如声音、视频、图形或GPS数据。这些应用程序的底层技术,如计算机视觉、面部识别、语音识别和其他基于机器学习的能力需要更多的处理性能和更好的可实现的功率效率比传统的多核处理器平台。

“处理器正变得越来越专业,以满足他们的目标应用程序的需要,“说林利Gwennap,林利集团首席分析师。“为了满足复杂应用程序的需求,许多soc现在包括一个混合的CPU核心,计算集群,gpu和其他计算资源和专门的加速器。最大化这些异构的性能设计、soc等需要一个健壮的on-chip-network双子座,优化各个组件之间的通信和仲裁的共享内存和其他重要资源。”

“双子座3.0是一个下一代SoC(SoC)互联平台,具体地址的复杂性和异构系统架构的机会,“说Anush莫汉达斯·,营销和业务发展副总裁NetSpeed。“双子座让SoC架构师来实现设计可以取得超过10倍大的性能在一个合理的权力信封。这是与传统多核设计是不可行的。”

“SoC设计时,传统的方法是系统架构师的IP块和互连和模拟后来在开发过程中当大多数的设计决策,”弗雷德·韦伯说,前AMD首席技术官和行业资深NetSpeed董事会的成员。“这本质上是一个反复试验的方法,是昂贵的,耗时的和危险的。双子座,另一方面,使系统架构师进行建模和仿真集成开始前在开发的早期阶段。NetSpeed的机器学习能力迅速探索多种模式和架构选项给出系统架构师准确的系统级性能预测的开始。”

双子座是唯一SoC互连解决方案,使用机器学习系统精确模型作为整体来实现最好的应用程序的性能。相比之下,传统的方法往往个人孤立子系统的优化,从而导致过度设计的瓶颈和系统来处理最坏情况的条件。双子座使用先进的网络算法来快速创建cache-coherent SoC deadlock-free互连,提供服务质量(QoS)的所有用例。它提供了oem厂商更容易也更成本有效的方式组装健壮的异构soc,提供丰富而复杂的应用程序所需的性能。

双子座3.0提供了良好的可配置性允许用户自定义每个组件从IP互连接口的路由器拓扑和接口链接。

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双子座3.0支持的手臂安巴5气(相干中心接口)和手臂安巴4 AXI一致性扩展(ACE)片上互连标准在一个单一的设计,包括支持广播和多播可以显著提高性能。

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它支持64完全cache-coherent CPU集群GPU块和其他相干计算块和200 I / O相干和非相干性的代理。

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它可以处理cache-coherent、I / O-coherent和非相干性的流量在一个SoC互连设计平台。

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它提供了独特的系统级优化包括集成DMA,芯片上的RAM和去年水平缓存(LLC)IPs运行时可配置性。

“我们致力于使各种各样的竞争选择合作伙伴通过我们强大的生态系统和NetSpeed双子座的3.0是该方法的一个例子,“伊恩·弗格森说,副总统的全球营销和战略联盟,手臂。“NetSpeed双子座cache-coherent互连,支持ARM安巴4 AXI一致性扩展(ACE)和安巴5连贯的中心接口(CHI)标准,将使异构SoC的发展平台。”

“缓存一致性成为异构系统架构的一个组成部分在下一代SoC设计等是令人兴奋的一个生态系统合作伙伴NetSpeed继续为市场带来创新的解决方案”Nimish莫迪说,高级副总裁,市场营销和业务发展节奏设计系统。“双子座的集成解决方案,比如3.0与节奏的全面的工具和设计IP解决方案使SoC架构师和设计人员为了优化性能,而让他们的设计市场更快。”

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