Cadence宣布在三星7LPP工艺中，从GDDR6 IP中挤出绦纶

Cadence设计系统公司宣布将在三星7LPP处理器上推出完整的GDDR6内存IP解决方案。GDDR6内存的目标是非常高带宽的应用程序，包括机器学习、人工智能、加密货币挖掘、图形、自动驾驶、ADAS和高性能计算(HPC)。

Cadence GDDR6 IP解决方案由PHY、controller和验证IP (VIP)组成。三星在7LPP代工过程中启用了这一先进的IP，客户可以在最热门的应用领域设计下一代芯片，用于高性能GDDR6内存产品。

到目前为止，GDDR内存主要用于图形应用程序，在其他地方使用有限。因此，DDR4和LPDDR4一直是解决高带宽内存应用程序的早期采用者的首选内存。GDDR6提供的内存带宽比DDR4的最快速度快5倍，成本适中，非常适合这类应用程序。然而，以GDDR6数据速率进行设计需要新的体系结构和技术，这限制了过去在非图形应用程序中对GDDR技术的采用。三星和Cadence准备用稳健的GDDR6解决方案解决这个市场需求，其中包括Cadence Denali DDR控制器和经过硅测试的高速SerDes技术。

新的GDDR6 IP允许每个pin有16Gb/sec带宽，或者SoC和每个GDDR6内存芯片之间的峰值带宽超过500Gb/sec。这使得用户可以使用比DDR4更少的DRAM模来设计高内存带宽的GDDR6接口，从而减少PCB面积和封装引脚。Cadence独特的单供应商GDDR6 IP解决方案加快了集成速度，降低了互操作性风险。此外，由于GDDR6 IP是与三星紧密合作开发的，客户可以从减少SoC和内存设备之间互操作性问题的风险中获益。Cadence VIP完善了完整的IP产品，Cadence GDDR6内存模型提供了高级检查、覆盖、验证计划和建模灵活性，以减少使用Cadence验证套件的内存硅泄漏。

Cadence GDDR6 IP的附加功能/优点:

Cadence设计技术重用了Cadence经过硅验证的DDR和SerDes设计的技术，从而降低了实现GDDR6时的风险

低误码率(BER)可以减少内存总线上的重试，提供更大的带宽和更低的最大延迟

Cadence广阔的设计空间允许用户使用FR4等常用材料在pcb上实现GDDR6，降低了GDDR6的部署成本

Cadence的GDDR6参考设计允许用户在自己的产品中复制Cadence的测试芯片结果

Cadence的VIP现在扩展了GDDR6支持，支持对GDDR6接口的健壮验证

三星电子(Samsung Electronics)铸造设计服务团队高级副总裁朴杰洪(Jaehong Park)表示:“GDDR6 IP对于图形、人工智能、机器学习、HPC和其他需要极高内存带宽的应用程序的广泛采用是必要的。”“Cadence的GDDR6 IP在三星代工7LPP过程中是一个里程碑，我们成功的合作，为我们的共同客户提供了一个卓越的GDDR6解决方案。”

“通过我们与三星的合作以及成功的GDDR6 IP打包，Cadence处于有利地位，可以加速市场采用这种至关重要的新技术，”Cadence负责研发和设计IP的企业副总裁阿姆贾德•库雷希(Amjad Qureshi)表示。“我们完整的GDDR6 IP解决方案利用了业界领先的技术和经过验证的设计技术，既降低了实现风险，又加快了上市时间。”SoC供应商今天可以开始他们的下一代内存设计，有信心Cadence GDDR6 IP已经准备好集成。

Cadence GDDR6 IP和内存模型现在可用于客户约定。设计文件已经准备好，以便选择的客户能够满怀信心地开始集成工作，相信Cadence GDDR6 IP将在其应用程序中正常工作。