全面、实时、设计的DFM技术问世。

Cadence设计系统已经宣布了Cadence Allegro PCB DesignTrue DFM技术，这是一种实时的、在设计中进行的设计制造(DFM)检查与电气、物理和间隔设计规则检查(DRCs)集成的第一个解决方案。

创新的新技术，集成到Allegro PCB编辑器中，使PCB设计人员能够立即识别和纠正错误，早在制造信号之前。通过早期发现错误，设计团队减少返工，缩短设计周期，并加速新产品开发和引入过程，可能至少在每一次迭代中至少节约一天，并在数天内节约数天。

不同于在执行DFM检查时以批处理模式运行的生产signoff工具，DesignTrue DFM技术在设计时提供了持续的设计反馈，消除了PCB设计人员和DFM检查团队之间令人沮丧和耗时的设计验证修复迭代。当PCB设计人员到达最后的DFM签到时，他们已经知道他们的设计符合制造规则，从而导致了一个更平滑的signoff和切换到制造伙伴和一个更短，更可预测的设计周期。

DesignTrue DFM技术与目前用于电气、物理和间隔规则的已证实的Allegro约束设计流和在线检测解决方案是一致的。设计真正的DFM技术提供广泛的检查，以确保设计可制造性。铜的特性，如跟踪、引脚、相对于板纲和其他铜特征的间距可以实时验证，独立于电气和网络的规则。

新技术使得配置、应用上下文和重用制造规则变得更加容易。DesignTrue DFM技术支持DFM规则的导入和导出，并处理超过2000个高级检查。此外，它还使用了一种新的、更友好的DRC浏览器，能够一次处理一类错误。约束是高度可配置的，具有启用和禁用组和整个规则类别或单个规则的能力。规则可以应用于etch模式，非etch模式，以及在堆栈模式下，使设计师能够隔离层，几何图形和剪纸。新浏览器还具有一个集成的DRC描述和图形，特点是DRCs的类型，并提供一个DRC计数图。用户可以快速排序、浏览和评论，以及waive和unwaive DRCs。

“越来越多的PCB复杂性正在扩展我们的设计周期，使它们更具挑战性，”斯科特·米勒说，他是自由CAD服务公司的首席运营官。“通过使用Cadence Allegro PCB DesignTrue DFM技术，我们的PCB设计人员可以放心，他们是第一次正确地设计电路板，考虑到电子、物理和制造的限制。这消除了不必要的迭代和制造的signoff过程，并且可以节省我们几天到几周的时间。

“加快新产品开发和引进是我们的客户的首要任务，”Cadence公司的高级副总裁兼总经理Tom Beckley说。“15年多来，我们的客户一直依赖于电子和物理领域的快板限制驱动流和在线检测解决方案。”作为我们的系统设计支持策略的一部分，我们现在将同样的方法应用到DFM检查中。将我们的解决方案扩展到制造领域，使电子设备制造商能够更快、更有信心地将产品推向市场。

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